Aceleración hardware con FPGA de algoritmo para estegoanálisis

e-Archivo Repository

Show simple item record

dc.contributor.advisor Portela García, Marta
dc.contributor.author Gutiérrez Fernández, Eric
dc.date.accessioned 2013-03-22T19:50:04Z
dc.date.available 2013-03-22T19:50:04Z
dc.date.issued 2012-09
dc.date.submitted 2012-10-03
dc.identifier.uri http://hdl.handle.net/10016/16578
dc.description.abstract En este Proyecto se plantea el desarrollo de un sistema de estegoanálisis sobre hardware para imágenes en formato JPEG con el objetivo de ser implementado sobre una FPGA y conseguir tiempos de ejecución menores que el mismo sistema desarrollado sobre software. Se pretende conseguir la llamada aceleración hardware, aprovechando la capacidad de una FPGA para realizar operaciones simultáneas y ejecutar procesos concurrentes para conseguir reducciones de tiempo muy significativas que, al final, acaban significando un mayor número de imágenes analizadas por unidad de tiempo. El sistema ha sido desarrollado utilizando el lenguaje de diseño hardware VHDL, quedando conformado como un conjunto de módulos, sincronizados entre sí, que implementan cada una de las etapas necesarias para el análisis de una imagen, según el algoritmo de estegoanálisis usado. En este Proyecto el sistema no se llega finalmente a implementar sobre una FPGA, sino que su utilización se queda a nivel de simulación. A pesar de ello, sí que se ha llegado a sintetizar y mapear sobre una FPGA para comprobar la posibilidad de usar el sistema en la práctica. _______________________________________________________________________________________________
dc.description.abstract This Project proposes the development of a JPEG steganalysis system on an FPGA. The objective of this system is getting smaller runtimes than the same system developed on software. Hardware acceleration is the main goal. The capacity of an FPGA is used for doing simultaneous actions and running concurrent processes in order to achieve very important time reductions. This means a greater number of images analyzed per time unit. The system has been developed using the VHDL hardware design language, being formed as a set of modules, synchronized with each other. It implements each of the necessary steps for the analysis of an image, according to the used steganalysis algorithm. In this Project, the system has not been finally prototyped in an FPGA. Simulations have been used for testing it. However, its design has been synthesized and mapped on an FPGA to verify the possibility of using the system in practice.
dc.format.mimetype application/pdf
dc.language.iso spa
dc.rights Atribución-NoComercial-SinDerivadas 3.0 España
dc.rights.uri http://creativecommons.org/licenses/by-nc-nd/3.0/es/
dc.subject.other Electrónica de potencia
dc.subject.other Estegoanálisis
dc.subject.other FPGA (Field Programmable Gate Array)
dc.subject.other Proceso de imágenes
dc.title Aceleración hardware con FPGA de algoritmo para estegoanálisis
dc.type masterThesis
dc.subject.eciencia Electrónica
dc.rights.accessRights openAccess
dc.description.degree Ingeniería Industrial
dc.contributor.departamento Universidad Carlos III de Madrid. Departamento de Tecnología Electrónica
 Find Full text

Files in this item

*Click on file's image for preview. (Embargoed files's preview is not supported)


The following license files are associated with this item:

This item appears in the following Collection(s)

Show simple item record